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      Entrevista para ASIC Design Engineer

      12 de fev. de 2024
      Candidato(a) sigiloso(a) à entrevista
      Nenhuma oferta

      Outras avaliações de entrevista de vagas de ASIC Design Engineer da empresa Meta

      Entrevista para ASIC Design Engineer

      20 de fev. de 2026
      Candidato(a) sigiloso(a) à entrevista
      Bengaluru
      Nenhuma oferta
      Experiência positiva
      Entrevista fácil

      Candidatura

      Candidatei-me online. Fiz uma entrevista na empresa Meta.

      Entrevista

      The interview was easy and conducted in a relaxed manner. The interviewer was patient and kind. It was a good experience overall. This was a technical interview after the initial screening.

      Perguntas de entrevista [1]

      Pergunta 1

      One hot encoding, FSM divide by 3, Verilog coding.
      Responder à pergunta
      1
      Experiência positiva
      Entrevista com nível médio de dificuldade

      Candidatura

      Candidatei-me por meio de recrutador(a). Fui entrevistado pela Meta (Bengaluru) em jan. de 2026

      Entrevista

      First the HR will contact you by email for choosing the Screening Interview dates and Screening Interview will be done. After that multiple round of interviews. They expect you to know the basics

      Perguntas de entrevista [1]

      Pergunta 1

      The asked to write a RTL code for FSM and then about the tools used.
      Responder à pergunta

      Entrevista para ASIC Design Engineer

      20 de ago. de 2024
      Candidato(a) sigiloso(a) à entrevista
      Austin, TX
      Nenhuma oferta
      Experiência positiva
      Entrevista difícil

      Candidatura

      Candidatei-me online. Fui entrevistado pela Meta (Austin, TX) em ago. de 2024

      Entrevista

      Phone screen with one interviewer. Three coding questions. Next step is onsite/virtual interviews with four different engineers. Chat to introduce yourself for three minutes. Opportunity for questions at the end.

      Perguntas de entrevista [1]

      Pergunta 1

      Write verilog code for implementing a NAND gate using a MUX
      Responder à pergunta