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      Entrevista para Logic Design Engineer

      18 de fev. de 2017
      Funcionário(a) sigiloso(a)
      Raleigh, NC
      Oferta aceita
      Experiência positiva
      Entrevista com nível médio de dificuldade

      Candidatura

      Candidatei-me online. O processo levou 3 semanas. Fui entrevistado pela Samsung Austin Semiconductor (Raleigh, NC) em fev. de 2017

      Entrevista

      The interview was very technical and was for 1 hour. Covered all the aspects of Digital Design(Front End + Back End). The questions were not tricky and straightforward, but covers lot of concepts. Expect many questions based on the previous work experience or projects that are in the resume. Better to be prepared with the answers, for the challenges faced in the job/project.

      Perguntas de entrevista [5]

      Pergunta 1

      Tell me about yourself Technical Questions 1) Different ways to implement a mux in Verilog
      Responder à pergunta

      Pergunta 2

      2) Difference between blocking and non-blocking statements
      Responder à pergunta

      Pergunta 3

      3) Different ways to close timing 3b) Timing closure with gates of different W/L ratio. 3c) Timing closure with gates of different no of inputs. Advantages and Disadvantages.
      Responder à pergunta

      Pergunta 4

      4) Build different gates using a mux
      Responder à pergunta

      Pergunta 5

      5) Build inverter and buffer using XOR gate 6) Use of XOR as comparator 7) Floorplanning of simple 5 stage pipeline CPU. Some questions related to Work experience. Any questions for the interviewer.
      Responder à pergunta

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