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      Entrevista para Verification Design Engineer

      23 de ago. de 2017
      Candidato(a) sigiloso(a) à entrevista
      Hyderābād
      Nenhuma oferta
      Experiência positiva
      Entrevista difícil

      Candidatura

      Candidatei-me online. Fui entrevistado pela Xilinx (Hyderābād) em jan. de 2017

      Entrevista

      questions asked on basics of SV,UVM and my project. Candidate must have listen to the question thoroughly and answer the question as his best. There may be ocean of answers for that question,however try to explore few out of many.

      Perguntas de entrevista [1]

      Pergunta 1

      everything about SV and UVM.
      1 resposta

      Outras avaliações de entrevista de vagas de Verification Design Engineer da empresa Xilinx

      Entrevista para Design Verification Engineer

      13 de set. de 2022
      Candidato(a) sigiloso(a) à entrevista
      Noida
      Nenhuma oferta
      Experiência positiva
      Entrevista com nível médio de dificuldade

      Candidatura

      Candidatei-me por indicação de um funcionário. O processo levou 2 semanas. Fui entrevistado pela Xilinx (Noida) em nov. de 2021

      Entrevista

      The interviewer asked questions regarding my project in resume and a few other technical questions. The interviewer was very polite. No questions on logical thinking were asked. Asked questions regarding VLSI basics and some tcl.

      Perguntas de entrevista [1]

      Pergunta 1

      How do you design a priority encoder
      Responder à pergunta

      Entrevista para Design Verification Engineer

      15 de jun. de 2021
      Funcionário(a) sigiloso(a)
      Hyderābād
      Oferta aceita
      Experiência positiva
      Entrevista com nível médio de dificuldade

      Candidatura

      Candidatei-me online. O processo levou 4 dias. Fui entrevistado pela Xilinx (Hyderābād) em jun. de 2021

      Entrevista

      It consisted of totally 6 technical rounds, first round was done 1 day and next 5 rounds will be done if 1st round gets cleared . It went around 4 days. Their response was so good and very prompt.

      Perguntas de entrevista [1]

      Pergunta 1

      What is the difference between new and create method in UVM
      1 resposta
      1

      Entrevista para Verification Design Engineer

      8 de nov. de 2019
      Candidato(a) sigiloso(a) à entrevista
      San Jose, CA
      Oferta recusada
      Experiência negativa
      Entrevista com nível médio de dificuldade

      Candidatura

      Candidatei-me online. O processo levou 3 semanas. Fui entrevistado pela Xilinx (San Jose, CA) em set. de 2019

      Entrevista

      I applied on the website, did a phone interview, then did an onsite. They told me they moved fast and to expect my results soon. I thought I didn't do well, so when they didn't email me for a week, I just assumed I didn't pass. 3 weeks later, out of the blue, they called me saying that wanted to offer me the position. They hesitated to give me exact details, saying they wanted to know if I would accept on the spot. They were very pushy about this, and came off very unprofessional. When I couldn't accept on the spot, they seemed really impatient and didn't want to give me much time to think about it. I ended up not taking their offer.

      Perguntas de entrevista [1]

      Pergunta 1

      for the onsite, 45 min each of the following: - introductory, asking about my resume, background, etc. - OOP concepts and questions - digital design/logic puzzle questions - introductory signals and systems - clock domain crossing questions - what cases you need to verify a given design
      1 resposta
      1

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